Genesys 产品 - PLL Synthesis 模块

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Genesys PLL Synthesis 模块可以帮助射频设计人员快速分析模拟 PLL，并为各种射频电路板应用合成环路滤波器，而无需使用一系列与其任务不十分吻合的通用仿真器或库。

Genesys PLL Synthesis 为模拟 PLL 设计任务增加了通用电路和系统设计流程。它是一种独立式应用模块，具有最优化的仿真器和算法，适用于分析环路性能以及合成实现 PLL 所需的环路滤波器。不同于 Spice，谐波平衡、线性仿真器、电子数据表以及其他通用工具，PLL Synthesis 处理速度快，是模拟 PLL 设计任务的首选。

PLL Synthesis 可以考虑

• 参考源特性，包括相位噪声断点、有载 Q 值、阻抗以及功率电平
• 四种不同类型的鉴相器及其特性（相位/频率探测器、电荷泵、混频器、XOR）
• 各种积分器与附加环路滤波器及其特性
• VCO 特性，包括用户定义的调谐表与相位噪声
• 可在结构图中使用的运算放大器的非理想状态与噪声

PLL Synthesis 执行下列分析功能

• 频率响应
• 瞬时响应，以说明设置与稳定性
• 相位噪声性能
• 响应坐标图，含标记和长迹线所需的滚动窗口图
• PLL 结构图的可视化视图，含详细的文字摘要

PLL Synthesis 执行下列综合功能

• 适用于各种拓扑与环路阶数的环路滤波器合成
• 提供以下5种安装向导引导您完成设计流程
• 频率综合器
• 相位调节器
• 频率调节器
• 相位解调器
• 频率解调器

如何得到 Genesys PLL Synthesis？

• 您可以很容易地在任何单独的Genesys 环境以及在当前支持期内软件中添加W1509L Genesys PLL Synthesis 模块。
• • 此模块在 Windows Vista，或 64 位操作系统中尚不受支持。目前支持节点锁定及浮动许可（对应为 “Eagleware”和“ADS 型”许可），以及评估许可（Genesys 2007.03 SP1以后的新版本）。
• PLL Synthesis 包含在 Designer Pro 和 Integrated bundles 中。
• 也包含在 Genesys Synthesis for ADS 和 RF Architect for ADS bundles 中。
• • PLL Synthesis也包含在某些旧版的 Genesys 配置中，您的公司可能已经拥有。(W1403、W1404、W1405、W1406、W1412、W1413 和 W1414)。有关更多详情，请参见“套装产品查看器”。

Genesys PLL Synthesis 与其它 Genesys 模块无明显的交互。可直接通过 Windows“开始”菜单访问PLL Synthesis 。

网上演示与培训指南

• PLL Walkthrough，2003 年 3 月